下列Verilog HDL程序所描述电路功能是（）module ShiftReg （Q,Din,CP,CLR_）; input Din; //Serial Data inputs input CP, CLR_; //Clock and Reset output reg [3:0] Q; //Register output always @ （posedge CP or negedge CLR_）
A. 移位寄存器
B. 并行寄存器
C. 计数器
D. 分频器
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下列Verilog HDL程序所描述电路功能是（）module ShiftReg （Q,Din,CP,CLR_）; input Din; //Serial Data inputs input CP, CLR_; //Clock and Reset output reg [3:0] Q; //Register output always @ （posedge CP or negedge CLR_）
A.移位寄存器 B.并行寄存器 C.计数器 D.分频器
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下列Verilog HDL程序所描述的电路是（）module MED（Q, DATA,CLK）input DATA,CLK;output Q;reg Q; always @ （posedge CLK） begin Q <= DATA; endendmodule
A.D触发器 B.T触发器 C.RAM D.寄存器
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