一个只有单端输入的边沿触发器，输入信号为0，原来所处状态Q=1，在时钟信号改变时，触发器状态Q变为0，则该触发器为（）。

主从JK触发器当J=K=0时，触发器输入端被，CP对触发器不起作用 时钟有效边沿到来时，输出状态和输入信号相同的触发器叫（） 边沿触发器应具备的条件是：(1)触发器仅在CP某一约定（）到来时，才（）信号。(2)在CP=0或CP=1期间，输入信号变化（）引起触发器输出状态的变化。 在触发器中，（）端称为时钻脉冲输入端，输入控制信号，又称控制脉冲。 JK触发器在时钟脉冲作用下，触发器置0，其输入信号为（） 欲使JK触发器按Qn+1=0工作，可使JK触发器的输入端()。 欲使JK触发器按Qn+1=0工作，可使JK触发器的输入端 。 T触发器有三个输入端。() 将JK触发器的K端串接一个（）门后再与J端相连作为输入端，就构成了（）触发器。   移位寄存器每输入一个时钟脉冲，电路只有一个触发器翻转。   移位寄存器每输入一个脉冲时，电路中只有一个触发器翻转。()   在CP作用下，输入信号T=0时，触发器保持（）状态，T=1时，触发器状态发生（）,这种触发器称为T触发器。 RS触发器要求状态由0 → 1其输入信号为（） 移位寄存器每输入一个时钟脉冲，电路中只有一个触发器翻转。(   )   JK触发器有两个信号输入端，且无约束条件。() 边沿触发器的次态仅取决于CP脉冲信号的边沿到达时输入的逻辑状态。() 移位寄存器每输入一个脉冲，不一定只有一个触发器翻转。() 对于边沿触发的触发器来说，其次态仅取决于CP信号为高电平或低电平期间输入端的逻辑状态。（ ） CP输入端加一个小圆圈则表示该触发器为上降沿触发。()   输出状态和输入信号相同的触发器叫触发器（）