单选题

下列Verilog HDL程序所描述的电路是()module MED(Q, DATA,CLK)input DATA,CLK;output Q;reg Q; always @ (posedge CLK) begin Q <= DATA; endendmodule

A. D触发器
B. T触发器
C. RAM
D. 寄存器

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主观题
中国大学MOOC: 下列Verilog HDL程序所描述的电路是( )。moudule Circuit_A(input A,B, output Y);assign Y=~A&B;endmodule
答案
单选题
下列Verilog HDL程序所描述的电路是()module MED(Q, DATA,CLK)input DATA,CLK;output Q;reg Q; always @ (posedge CLK) begin Q <= DATA; endendmodule
A.D触发器 B.T触发器 C.RAM D.寄存器
答案
多选题
下列选项中,所描述螺旋线螺距为10mm的程序段是()。
A.G17 G03 X0 Y0 Z40. I15. J0 K10. F50.; B.G18 G03 X0 Z0 Y30. I20. K0 J10. F50.; C.G19 G03 Y0 Z0 X50. J10. K0 I20. F50.; D.G19 G03 Y0 Z0 X25. J10. K0 I10. F50.; E.G17 G03 X0 Y0 Z35. I10. J0 K15. F50.;
答案
多选题
下列选项中,所描述螺旋线螺距为10mm的程序段是()
A.G17G03X0Y0Z40.I15.J0K10.F50 B.G18G03X0Z0Y30.I20.K0J10.F50 C.G19G03Y0Z0X50.J10.K0I20.F50 D.G19G03Y0Z0X25.J10.K0I10.F50 E.G17G03X0Y0Z35.I10.J0K15.F50
答案
单选题
For self elevating and column stabilized units, is 100% lifeboat capacity acceptable for the MODU Code?()
A.No, the MODU Code requires that there should be 100% capacity available when all lifeboats in one location are lost or rendered unusable, or all the lifeboats on any one side, or any one corner of the unit are lost or rendered unusable. Generally, this requirement is met by applying 2 x 100% lifeboat capacities B.Yes, the lifeboats should be able of carrying the number of personnel onboard the unit., i.e. 1 x 100% C.Yes, provided you have additional liferaft capacity D.You don’t need lifeboats as long as you have 2 x 100% liferaft capacity
答案
判断题
戴维宁定理所描述的等效电路对内、外电路都等效
答案
多选题
下列对CMOS电路描述正确的是()
A.CMOS电路是互补型金属氧化物半导体电路 B.CMOS电路由半绝缘场效应晶体管组成 C.CMOS是一种单级型晶体管集成电路 D.CMOS基本结构是一个N沟道MOS管和一个P沟道MOS管
答案
单选题
下列对串并联电路描述错误的是()
A.串联电路中,电路两端的总电压等于各电阻两端的分压之和 B.各串联吸收的总功率的总功率等于它们的等效电阻所吸收的功率 C.并联电路总电阻等于各并联电阻倒数之和 D.电阻并联时,电阻值大分流小,吸收的功率小;电阻值小分流大,吸收的功率也大
答案
多选题
下列对CMOS电路特点描述正确的是()
A.静态功耗较高,每门功耗为纳瓦级 B.逻辑摆幅大,近似等于电源电压 C.抗干扰能力强 D.速度快,门延迟时间达纳秒级
答案
单选题
下列关于电路连接的描述错误的是()
A.导线接完后,应根据电路图,检查电路 B.控制电路是否在最大输出状态 C.通电前应检查有极性仪器(电源、直流电表等)的正负极是否接对 D.电阻箱的电阻值是否正确
答案
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