下列Verilog HDL程序所描述的是一个计数器，该计数器的模是（）module count（CLK,OUT）;input CLK; output reg [3:0] OUT; always @（negedge CLK）begin if（OUT = =4’d11） OUT <= 0;else OUT <= OUT +1; end endmodule

一个程序中，同一计数器编号可以多次使用。 下列关于程序计数器PC的描述中是正确的 把一个三进制计数器和一个四进制计数器串联起来可构成（）。 集成计数器40192是一个可预置数二一十进制可逆计数器（） 一个三进制计数器和一个八进制计数器串联起来后的最大计数值为（ ）。 计数器是一个()时序电路 计数器具有分频功能，所以八进计数器就是一个分频器（） 假定有2进制计数器，要得到8进制计数器，可采用__或__将一个2计数器和4计数器连接起来，形成M进制计数器 计数器可用触发器构成，个JK触发器可以构成一个十进制计数器（） 环形计数器是一个顺序脉冲发生器。 经过有限个CP，可由任意一个无效状态进入有效状态的计数器是自启动的计数器 定时/计数器的工作方式3是指将定时/计数器拆成两个独立的计数器，而另一个定时/计数器此时通常只可作为串行口的使用 计数器可用触发器构成，（）JK触发器可以构成一个十进制计数器。 CPU每取一个指令字节，立即使程序计数器PC自动加1。（ ） 程序计数器PC是（） 计数器具有分频功能，所以十六进计数器就是一个十六分频器（） 某一个编号的计数器可以同时作为几种类型的计数器来使用 (判断题) 89C51单片机定时器/计数器的核心是一个加一计数器。( ) 用两个四位二进制计数器级联构成一个计数器，其计数的最大模数为（ ） 尚学课堂: 经过有限个CLK，可由任意一个无效状态进入有效状态的计数器是（ ）自启动的计数器